Warning: fopen(!logs-errors-php.log): failed to open stream: Permission denied in /var/www/html/!php-gen-lang/v1-core/function_main.php on line 137

Warning: fwrite() expects parameter 1 to be resource, boolean given in /var/www/html/!php-gen-lang/v1-core/function_main.php on line 138

Warning: fclose() expects parameter 1 to be resource, boolean given in /var/www/html/!php-gen-lang/v1-core/function_main.php on line 139
 Intel afslører 'hvad' og 'hvorfor' for cxl-sammenkobling, dets svar på nvlink - Intel

Intel afslører 'Hvad' og 'Hvorfor' for CXL Interconnect, dets svar til NVLink



CXL, short for Compute Express Link, is an ambitious new interconnect technology for removable high-bandwidth devices, such as GPU-based compute accelerators, in a data-center environment. It is designed to overcome many of the technical limitations of PCI-Express, the least of which is bandwidth. Intel sensed that its upcoming family of scalable compute accelerators under the Xe band need a specialized interconnect, which Intel wants to push as the next industry standard. The development of CXL is also triggered by compute accelerator majors NVIDIA and AMD already having similar interconnects of their own, NVLink and InfinityFabric, respectively. At a dedicated event dubbed 'Interconnect Day 2019,' Intel put out a technical presentation that spelled out the nuts and bolts of CXL.

Intel begyndte med at beskrive, hvorfor branchen har brug for CXL, og hvorfor PCI-Express (PCIe) ikke passer til dens brugssag. For en klientsegmentenhed er PCIe perfekt, da klientsegmentmaskiner ikke har for mange enheder, for stor hukommelse, og applikationerne ikke har et meget stort hukommelsesfodaftryk eller skala på tværs af flere maskiner. PCIe mislykkes stort i datacentret, når man håndterer flere båndbredde-sultne enheder og store delte hukommelsepuljer. Dets største mangel er isolerede hukommelsepuljer til hver enhed og ineffektive adgangsmekanismer. Ressourcedeling er næsten umulig. Deling af operander og data mellem flere enheder, såsom to GPU-acceleratorer, der arbejder med et problem, er meget ineffektivt. Og til sidst er der latenstid, masser af det. Latency er den største fjende af fælles hukommelsespooler, der spænder over flere fysiske maskiner. CXL er designet til at overvinde mange af disse problemer uden at kaste den bedste del om PCIe - enkelhed og tilpasningsevne i dets fysiske lag. CXL bruger det fysiske PCIe-lag og har en rå båndbredde på papir på 32 Gbps pr. Bane, pr. Retning, hvilket er på linje med PCIe gen 5.0-standarden. Linklaget er der, hvor al den hemmelige sauce er. Intel arbejdede med nye håndtryk, auto-forhandlinger og transaktionsprotokoller, der erstattede PCIe-protokollerne, designet til at overvinde sine mangler, der er anført ovenfor. Med PCIe gen 5.0, der allerede er standardiseret af PCI-SIG, kunne Intel dele CXL IP tilbage til SIG med PCIe gen 6.0. Med andre ord indrømmer Intel, at CXL muligvis ikke overlever PCIe, og indtil PCI-SIG kan standardisere gen 6.0 (omkring 2021-22, hvis ikke senere), er CXL timens behov. CXL-transaktionslaget består af tre multipleksede underprotokoller, der kører samtidig på et enkelt link. De er: CXL.io, CXL.cache og CXL.memory. CXL.io beskæftiger sig med enhedens opdagelse, linkforhandling, afbrydelser, adgang til registreringsdatabasen osv., Som stort set er opgaver, der får en maskine til at arbejde med en enhed. CXL.cache beskæftiger sig med enhedens adgang til en lokal processors hukommelse. CXL.memory beskæftiger sig med processorens adgang til ikke-lokal hukommelse (hukommelse kontrolleret af en anden processor eller en anden maskine).
Intel listede ud anvendelsestilfælde til CXL, der begynder med acceleratorer med hukommelse, såsom grafikkort, GPU-beregningsacceleratorer og højdensitets-computerkort. Alle tre CXL-transaktionslagsprotokoller er relevante for sådanne enheder. Dernæst er FPGA'er og NIC'er. CXL.io og CXL.cache er relevante her, da netværksstacks behandles af processorer, der er lokale for NIC. Endelig er der de vigtigste hukommelsesbuffere. Du kan forestille dig disse enheder som 'NAS, men med DRAM-pinde.' Fremtidige datacentre vil bestå af store hukommelsespooler, der er delt mellem tusinder af fysiske maskiner og acceleratorer. CXL.memory og CXL.cache er relevante. Meget af det, der gør CXL-forbindelseslaget hurtigere end PCIe, er dens optimerede stak (behandlingsbelastning til CPU'en). CXL-stakken er bygget op fra bunden og holder lav latens som et designmål.
Source: Serve the Home