Intel 'tiger sø' mikroarkitektur funktioner hedt-lignende cache rebalansering? - Intel

Intel 'Tiger Lake' mikroarkitektur Funktioner HEDT-lignende cache-ombalancering?

With its 'Skylake' microarchitecture, Intel significantly re-balanced the cache hierarchy of its HEDT and enterprise multi-core processors to equip CPU cores with larger amounts of faster L2 caches, and lesser amounts on slower shared L3 cache. The company retained its traditional cache balance for its mobile and desktop processor derivatives. This could change with the company's 'Tiger Lake' microarchitecture, particularly the 'Willow Cove' CPU cores they use, according to a Geekbench online database listing for a prototype quad-core 'Tiger Lake-Y' mobile processor.

I henhold til denne fortegnelse antager Geekbench at læse platformen korrekt; 'Tiger Lake-Y' -processoren har en 4-core / 8-trins CPU med en massiv 1.280 KB (1,25 MB) L2-cache pr. kerne og 12 MB L3-cache. Intel udvidede også L1D (data) cachen til at være 48 KB i størrelse, mens L1I (instruktion) cachen forbliver 32 KB. Dette udgør en 400% stigning i L2-cache-størrelse og en 50% stigning i L3-cache-størrelse. I modsætning til med 'Skylake-X' kommer stigningen i L2-cache-størrelse ikke med et fald i delt L3-cache-størrelse (pr. Kerne). 'Tiger Lake-Y' -processoren testes på en 'Corktown'-prototypeplatform (et specialiseret bundkort, der har alle mulige I / O-forbindelser, der er tilgængelig med platformen, til test.' Tiger Lake 'forventes at debutere noget tid i 2020-21 som en efterfølger af 'Ice Lake' og vil blive bygget på Intels raffinerede 10 nm ++ siliciumfremstillingsnode. Find Geekbench-posten i
Kildelink nedenfor.
Source: Geekbench Online Database