Warning: fopen(!logs-errors-php.log): failed to open stream: Permission denied in /var/www/html/!php-gen-lang/v1-core/function_main.php on line 137

Warning: fwrite() expects parameter 1 to be resource, boolean given in /var/www/html/!php-gen-lang/v1-core/function_main.php on line 138

Warning: fclose() expects parameter 1 to be resource, boolean given in /var/www/html/!php-gen-lang/v1-core/function_main.php on line 139
 toshiba og western digital klargøring 128-lags 3d nand flash - Toshiba

Toshiba og Western Digital Readying 128-lags 3D NAND Flash

Toshiba and its strategic ally Western Digital are readying a high-density 128-layer 3D NAND flash memory. In Toshiba's nomenclature, the chip will be named BiCS-5. Interestingly, despite the spatial density, the chip will implement TLC (3 bits per cell), and not the newer QLC (4 bits per cell). This is probably because NAND flash makers are still spooked about the low yields of QLC chips. Regardless, the chip has a data density of 512 Gb. With 33% more capacity than 96-layer chips, the new 128-layer chips could hit commercial production in 2020-21.

BiCS-5-chippen har angiveligt et 4-plan design. Dens matrice er opdelt i fire sektioner eller planer, som hver enkelt kan få adgang til uafhængigt af; i modsætning til BiCS-4-chips, der bruger et 2-plan layout. Dette fordobler angiveligt skriveydelsen pr. Enhedskanal til 132 MB / s fra 66 MB / s. Matrisen bruger også angiveligt CuA (kredsløb under array), en designinnovation, hvor logikskredsløb er placeret i det nederste 'lag', med datalag stablet ovenfor, hvilket resulterer i 15 procent besparelser i die-størrelse. Aaron Rakers, en markedsanalytiker inden for højteknologi i Wells Fargo, vurderer, at Toshiba-WD's udbytte pr. 300 mm skive kan være så høj som 85 procent.
Source: Blocks & Files